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VHDL快速入门

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VHDL是一门硬件语言，没学过硬件语言，挺感兴趣，还可以用在计组的实验中，花了点时间学习整理了一下VHDL的基本语法，方便查看。本blog所用到的所有图片都引用自 VHDL语言的基本语法参考文档一、VHDL语言的基本...

什么是VHDL？一文带你了解VHDL语言

基于FPGA的SOC在嵌入式系统应用越来越广了，比较流行的硬件描述语言有两种Verilog HDL/VHDL，均为IEEE标准。VHDL如果有C语言基础的话就会比较容易上手。而VHDL语言则需要Ada编程基础。另外VHDL语言具有大量成熟的...

利用VHDL语言设计一款数字秒表（附实验报告）

标签： vhdl

用modelsim软件和VHDL语言，设计一个数字秒表。该系统具有以下功能： 1．计时功能：该数字秒表采用6个数码管输出显示，由低到高位分别为1/100秒、 1/10 秒、秒、10秒、分、10分；要求计时准确、显示清晰、稳定。...

VHDL语言基础-基本语句

标签： VHDL fpga开发 FPGA

VHDL语言基础-基本语句；VHDL语言与高级程序语言最大的不同就是VHDL语言是并发执行的，但是VHDL的基本语句包括顺序语句和并行语句。

VHDL语法学习

标签：学习

一、VHDL语言程序的基本结构完整的VHDL语言程序包含实体(Entity)、构造体(Architercture)、配置(Configuration)、包集合(Package)和库(Library)五部分。其中，实体是用来描述设计系统的外部接口；构造体用于描述...

VHDL的基本语法（一）

标签： fpga开发

VHDL语法学习，参考https://blog.csdn.net/qq_36243942/article/details/83041586

VHDL语法简单总结

标签： java 算法服务器

一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置（configuration）、程序包（package）、库（library）等。一、数据类型 1.用户自定义数据类型使用关键字TYPE，例如： TYPE my_integer IS ...

VHDL语言100例源码 VHDL学习资料VHDL 编程要点VHDL编程心得体会.zip

标签： VHDL语言100例源码 VHDL学习资料 VHDL编程要点 VHDL编程心得体会. VHDL源码

VHDL语言100例 VHDL学习资料VHDL 编程要点VHDL编程心得体会: 100vhdl例子 VHDL 编程要注意问题.doc VHDL——按键消抖.doc VHDL电路简化.doc VHDL编程心得体会.pdf vhd开发的官方手册.pdf 第1例带控制端口的加法器 ...

VHDL模式：Sublime Text软件包，可帮助以VHDL语言进行编码

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VHDL模式总览该软件包尝试重新创建在Emacs中受欢迎的语言模式下发现的功能。 Sublime Text的可扩展性使其成为尝试此操作的绝佳平台。该程序包可以单独使用，但是可以与Emacs Pro Essential程序包和平共处。同样...

VHDL转Verilog软件

标签： fpga开发 VHDL verilog

VHDL转Verilog软件

VHDL七人表决器_VHDL七人表决器_vhdl_vhd表决器_

标签： VHDL七人表决器 vhdl vhd表决器

VHDL七人表决器含报告

bei.rar_VHDL倍频器_VHDL语言的倍频程序_信号倍频_倍频_倍频器

标签： vhdl倍频器 vhdl语言的倍频程序信号倍频倍频倍频器

应用VHDL语言写的倍频器，通过对高频信号的分频得到较低频率信号的倍频

vhdl电梯_模拟电梯VHDL_VHDL模拟4层楼电梯控制程序_FPGA电梯_

标签：模拟电梯VHDL VHDL模拟4层楼电梯控制程序 FPGA电梯

Quartus II实现FPGA模拟4层楼电梯控制程序

VHDL例程源码 xor2

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VHDL-RS422.rar_RS422 VHDL_RS422通讯程序_VHDL-RS422_rs422_rs422程序

标签： rs422_vhdl rs422通讯程序 vhdl-rs422 rs422 rs422程序

rs422协议的通讯程序.做一些简单改动即可以移植到各种环境。

VHDL例程源码 nand2

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VHDL例程源码 and_2

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有关SPI的VHDL实现(包括SPI官方协议),spi接口协议,VHDL

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集成电路设计越来越向系统级的方向发展

IIC FPGA程序VHDL语言

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IIC.zip quartus13.1工程

VHDL例程源码 nand_2

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VHDL语言100例详解

标签： fpga开发

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VHDL例程源码 dff_4

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用VHDL语言实现24进制。

标签： VHDL fpga

用VHDL语言实现24进制计数，到23清零，给出进位信号，然后从0开始计数。拥有清零功能。

hdl-pretty:用于美化 VHDL 和 Verilog 文件的脚本

标签： EmacsLisp

用于美化 VHDL 和 Verilog 文件的脚本依赖关系您的路径中需要一个比 0.22 新的 emacs 版本 - 我只用 GNU Emacs 23.3.1 进行过测试用法 ./verliog-pretty < ugly> pretty-verilog.v ./vhdl-pretty < ugly> pretty-...

VHDL例程源码 mux4_14

标签： VHDL例程源码mux4_14

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